DDR4在DDR3的基础上增加了几个新的省电功能,包括:
1. DQ引脚的低功率伪开漏驱动器
2. 可选ODT输入缓冲区禁用模式断电功能
3. 可选最省电模式功能
4. 可选命令地址延迟(CAL)
DDR4向后兼容远至DDR3-1333. 对于不需要提高DDR3-1333和DDR3-1600以上速度的系统, DDR4可以以更低的功耗支持这些较慢的带宽需求.
DDR4在世界各地的美光晶圆厂生产,包括弗吉尼亚州、日本和台湾.
Not really; however, DDR4 does not require an external VREFDQ,但它确实提供了一个内部生成的VREFDQ 需要由DRAM控制器进行校准.
Not exactly. DDR4仍然在数据总线上使用VTT中点终端,以获得良好的信号质量, 然而,与全推挽驱动器相比,它使用伪开漏驱动器来减少开关电流.
不,DDR3需要VDD and VDDQ equal to 1.5V, VREFCA equal to 0.5 x VDD, and VREFDQ equal to 0.5 x VDDQ,而DDR4则需要VDD and VDDQ equal to 1.2V, VREFCA equal to 0.5 x VDD, and VPP equal to 2.5V.
VPP电源取代了早期版本DDR SDRAM(包括DDR3)中存在的内部字线电荷泵. 与提供内部电荷泵相比,在外部提供这种电压可以使DDR4以更经济有效的方式在较低的电压水平下工作.
不,DDR4和DDR3是不一样的. 然而,DDR4使用与DDR3相同的封装尺寸和球间距.
No, DDR4 kept the 8n-bit prefetch used by DDR3; thus, BL8 is still supported.
DDR4现在有一个连接测试模式,以简化边界扫描启用控制器的测试. 设计用于边界扫描设备, 所有Micron沙巴体育结算平台均支持CT模式×4, ×8, 和×16设备(虽然JEDEC只要求x16). CT模型允许边界扫描装置在CT模式下从DDR4加载和读取模式. DDR4不直接支持IEEE 1149.1.
是的,DDR4支持DLL关闭模式,类似于DDR3中的DLL禁用模式,最高可达125 MHz
是的,所有的1.35V部件向后兼容1.5V.
Yes. Micron支持使用模式寄存器禁用DLL的可选功能, 调用DLL禁用模式. 该特性允许DRAM在低于125 MHz的频率下工作, 然而,计时仍然必须满足刷新间隔. 在DLL禁用模式下操作时, 特殊条件适用-请参阅设备数据表了解详细信息和限制.
在DDR3中,对于给定的时钟频率范围,只有一个CWL是有效的. - tCKavg = 2.5ns to <3.3ns, CWL = 5 - tCKavg = 1.875ns to <2.5ns, CWL = 6 - tCKavg = 1.5ns to <1.875ns, CWL = 7 - tCKavg = 1.25ns to <1.5ns, CWL = 8
美光支持1Gb、2Gb、4Gb和8Gb密度.
由于在DDR3中使用8n预取架构,真正的突发长度为4 (BL4)是不可能的. 突发切割模式在DDR3中可用,以帮助缓解这种情况, 并且在较新的dram中也可用. 在DDR3中使用突发切碎,突发的最后4位基本上是被掩盖的. 爆发斩4 (BC4)的计时不能被当作真正的BL4. 的读与写, 选择写入读取, 并选择WRITE-to-PRECHARGE转换, 系统可以在BC4模式下实现时钟节约. 在进行读到读或写到写转换时, timing must be treated like BL8; no clock savings will be realized. DDR3只支持BC4或BL8, 尽管也有一个即时(OTF)选项,通过地址引脚A12在它们之间切换. 有关更多细节,请参阅设备数据表.
动态ODT (Rtt_WR)使DRAM能够在WRITE期间改变终止值,而无需执行MODE REGISTER SET命令. 当Rtt_Wr和Rtt_Nom同时启用时, DRAM将在WRITE突发开始时将终止值从Rtt_Nom更改为Rtt_Wr. 一旦突发完成,终止将被更改回Rtt_Nom值. Rtt_Wr可以独立于Rtt_Nom使用,但是只在写时终止.
ZQCL表示ZQ校准长. 该命令必须在上电和初始化过程中发出,需要512个时钟才能完成. 在上电和初始化之后,可以在DRAM空闲时发出该命令. 这些后续命令只需要246个时钟. 当需要的阻抗纠错比ZQCS所能提供的更多时,使用此命令. ZQCS是ZQ校准的缩写. 该命令可以在DRAM空闲时执行. 一个ZQCS最小可以校正0.5%的阻抗误差,需要64个时钟.
MPR是一个多用途寄存器. 它是一种专门的寄存器,用于允许从DRAM中读出预定义的数据. 数据为一位宽,并在素数DQ上输出. 对于美光DDR3部件,主要dq为x4/x8的DQ0和x16的DQ0/DQ8. 在MPR中定义了两个位置. 一个允许读出预定义的数据爆发——在本例中为01010101. 另一个位置用于从片上热传感器输出刷新跳闸点.
DDR3在Vdd = VddQ = 1时运行.5V ±0.075V. DDR3L在Vdd = VddQ = 1时工作.35V (1.283–1.45V)
DDR3的默认输出驱动器阻抗为34欧姆. 阻抗是基于外部240欧姆电阻RZQ的校准.
RESET#是DRAM的主复位. 它是一个活动LOW,异步输入. 当复位#被断言时,DRAM输出被禁用,ODT将关闭(High-Z). DRAM计数器、寄存器和数据将是未知的. RESET必须作为上电和初始化顺序的一部分执行. 在此过程中,RESET#必须保持低电平至少200µs. 在上电和初始化之后,RESET#可以在任何时候断言. 曾经断言, 它必须保持低电平至少100ns,然后必须对部件进行完全初始化.
改善信号, DDR3模块的指令采用了fly-by技术, addresses, 控制信号, and clocks. 由于信号路由, 这种技术在DRAM的时钟和DQ总线之间存在固有的时间倾斜. 写调平是系统控制器在DRAM上使DQ频闪(DQS)与时钟关系不倾斜的一种方法. 由DRAM提供的简单反馈功能允许控制器检测歪斜量并相应地进行调整.
ZQ校准命令可以在进程中校准DRAM的输出驱动(Ron)和ODT值(Rtt), voltage, 当一个240欧姆(±1%)的专用电阻从DRAM的ZQ引脚连接到地时,温度. In DDR3, 存在两种不同的校准命令:ZQ长校准(ZQCL)和ZQ短校准(ZQCS). ZQCL通常用于上电初始化和复位序列, 但可由总监随时发出, 取决于系统环境. ZQCS is used to perform periodic calibrations to account for small voltage and temperature variations; it requires a smaller timing window to complete.
DDR3支持的RTT_nom值为120、60、40、30和20欧姆. 动态ODT值(RTT_WR)为120欧姆和60欧姆.
Yes. 美光DDR3部件将支持0°C至95°C的温度.
Using DDR2-1066 with two slots is unrealistic; simulations have not shown acceptable margins.
片内终端(ODT)功率非常依赖于应用. ODT也是可变的,取决于DRAM的EMR中的设置. 使用DDR2功率计算器来确定这些值.
在点对点系统中, ODT只在WRITE周期中是活动的, 并且在空闲和读周期期间不会消耗功率. 在这些情况下,机载终止将消耗电力. 在典型应用中,ODT功率应该是DDR2 DRAM总功率的2 - 3%左右.
Vref引脚不输出任何功率,只输出小于5µA的漏电流.
不,它必须保持在VDDQ/2.
It’s not recommended, as the SDRAM reads will lose voltage margin; but technically, it is allowed.
虽然在某些情况下,DRAM可以在DLL关闭的情况下工作, JEDEC没有记录也不支持这种操作模式. 因此,当配置为在禁用DLL的情况下运行时,每种DRAM设计的行为可能不同. Micron不支持或保证禁用DLL的操作. 在禁用DLL的情况下运行DRAM可能会导致设备故障和/或违反一些DRAM输出时序规范.
RDQS的唯一目的是支持在基于x4的RDIMM系统中使用基于x8的RDIMM. RDQS引脚使x8 DDR2 SDRAM能够模拟两个x4.
答案取决于设计实现. 数据设置和保持时间应该设计为150ps或更多的余量. 数据表中有单端DQS摆率降额表,必须用于评估时序. 建议在计算时充分分析时间, 以及使用信号完整性仿真和硬件表征.
对于READ操作,DRAM将频闪器与数据沿边对齐. 大多数控制器通过感应频闪器来确定数据窗口的位置. 这种精细的频闪/数据对齐要求每个DRAM都有一个内部DLL. DLL被调整为在有限的频率范围内运行, 在每个DRAM数据表中标识的是什么. 在这些指定的限制之外运行DRAM可能会导致DLL变得不可预测. 对DRAM进行测试,使其在数据表限制范围内运行. 美光不建议或保证DRAM运行超出这些预定义的限制.
是的,所有速度等级都是向后兼容的. 因此,-5B可以在-6T时序和-6T电压水平(2)下运行.5V). 在DDR400速度下,美光部件要求(符合JEDEC标准)Vdd = VddQ = 2.6V ±0.1V. 低速等级(DDR333至DDR200), Micron部件是向后兼容的, 只要求Vdd = VddQ = 2.5V ±0.2V.
不需要使用单独的调节器来为美光的DDR SDRAM提供Vref. However, 因为Vref是所有单端输入的参考电压, 由于与其他I共用稳压器而产生的任何噪声.C.在电路板上或使用VDD电源的分压器, 会直接影响这些输入的噪声裕度吗. 许多多滴系统已经为DDR存储器指定了一个电压调节器. 其他集成点对点存储器的系统通常在VDD和VSS之间使用简单的分压器电阻网络. 系统设计者应该评估每个特定系统的优先级和权衡,并使用最适合系统的电源方案.
美光正在支持并计划支持SDR数年. 有关更多信息,请与您当地的美光销售代表联系.
美光已经支持并计划支持DDR数年. 有关更多信息,请与您当地的美光销售代表联系.
Yes. 在自我刷新期间需要VREF. 在自我刷新模式下,所有DDR组件的片上地址计数器仍在运行, 因此VDD必须保持在规定的数据表限制内. 同样,在DDR内存进入自我刷新模式后,不能禁用VREF. 这样做很容易导致无意中退出自我刷新. You should understand that VREF draws almost no power; any current drawn by VREF is negligible when compared to VTT and the core VDD. DDR元件通常使用差分对共源放大器作为其SSTL_2输入接收器. 由于VREF引脚主要用作该电路的输入,因此其电流消耗很低. It is so low, in fact, 器件的输入漏电流(~5µA)可视为VREF引脚的最大电流要求. 典型的VTT电源来自电路板上的其他地方,除了DRAM设备外,还取决于模块/系统上使用的其他组件.
tWPST最大规格不是设备限制. 设备将以更大的值运行此参数, 但是系统性能(总线周转)会相应降低.
如果在刷新时间(tREF)内读取或写入所有不同的行地址, 不需要执行刷新. (不同的行地址是与REFRESH周期数相同的行数. 例如,在8,192/64ms的情况下,行数等于8,192.) With DRAM, 选择行地址会导致与刷新相同的操作, 因此不需要执行REFRESH命令.
美光公司建议将未使用的数据引脚设为HIGH或LOW. 因为美光在DRAM制造中使用CMOS技术, 让它们浮动可能会使引脚容易受到噪声的影响,并产生随机的内部输入电平. 未使用的引脚可以通过电阻连接到VDD或接地.
NC(无连接)引脚表示不存在或不允许内部连接的设备引脚. 美光公司建议不要在这个引脚上进行外部连接. 但是,如果无意中建立了连接,则不会影响设备的运行. 有时NC引脚可以保留以备将来使用. 参考零件的数据表确认是否保留引脚以备将来使用. NF(无功能)引脚是指与设备电连接,但其信号在设备运行中不起作用的设备引脚. 美光强烈建议不要与此引脚进行外部连接. DNU(禁止使用)引脚指的是一种设备引脚,它可以有内部连接,也可以没有内部连接,但不允许与外部连接. 美光要求没有外部连接到这个引脚. 有关详细信息,请参阅该部件的数据表.
请参阅美光沙巴体育安卓版下载热应用的技术说明第3页: TN-00-08. 如果功能或操作不是问题, 请参阅零件数据表上的存储温度规格限制.
JEDEC does not specify the exact state of CKE during initialization; it is supplier specific. 美光强烈建议在应用稳定的CLK信号之前,将CKE保持在LVTTL逻辑低电平. 正常工作时,CKE可以被绑定到HIGH. CKE的初始LOW状态防止部件接收非法LMR命令, 哪一个因素会使零件处于未知或意外的状态.
Micron SDR SDRAM数据表要求时钟频率在访问或预充电状态时保持恒定. However, 因为SDRAM中没有DLL, 可以动态地移动时钟频率, 尽管美光不建议这样做. 如果设计需要移动频率, 降低SDRAM频率可能是可以的, 即使您没有进行LMR和CAS延迟更改. 在频率增加的情况下,确保满足tCK和CAS延迟规范. 在任何一种情况下,必须始终遵守所有其他数据表时间规范.
因为SDR SDRAM没有DLL,所以没有最小时钟频率. However, 如果设备的时钟频率较低, 在时钟边缘保持一个合理的快速转换率以避免设置和/或保持时间违规的风险仍然很重要. 同样,对于45 MHz的工作频率,tCKS = 3.0ns. 有关更多信息,请参阅SDRAM反转率违规的LVTTL降额(TN-48-09).
是的,CK/ ck#和DK/DK#输入缓冲器是真正的差分输入. 这两组时钟都需要满足RLDRAM数据表中的时钟输入操作条件表中定义的规格.
Yes. 但是,当片上终止(ODT)被启用时,DNU引脚将连接到VTT. 在这种情况下,将DNU引脚连接到GND将导致VTT电源的负载大大增加.
简化的命令集,只有四个命令和快速的周期时间,低至7ns tRC
多银行写是一种允许类似sram的随机读访问时间的特性. Using this feature can reduce RLDRAM 3’s already low tRC (<10ns) by up to 75% during reads. 通过RLDRAM的3模式寄存器, 你可以选择给一个人写信, two, 或者同时四家银行. 通过在多个银行中存储相同的数据, 存储器控制器可以灵活地决定从哪个银行读取数据,以最小化tRC延迟.
多银行写入,支持类似sram的随机读取功能. MULTIBANK REFRESH使管理刷新开销比以往更加灵活, 允许同时刷新一到四个银行. RLDRAM3还支持镜像功能,以简化翻盖设计的布局.
Yes. 尽管RLDRAM 3是一种新的架构, 它利用了DDR3和RLDRAM 2的许多特性,使采用和集成尽可能容易. 命令协议, addressing, 和频闪方案与RLDRAM 2相同, 而I/O, AC timing, 读取训练寄存器与DDR3非常相似.
Yes. 美光的绿色工程项目符合rohs标准,并符合世界上大多数新兴的环境标准, 包括亚洲和欧洲.
我们设计的零件满足或超过JEDEC规格. 随着标准的变化,我们将做出必要的改变,以确保我们的零件符合新的规格. 任何变更都将在沙巴体育结算平台变更通知(PCN)中注明,并发送给我们的客户.
LPDDR5每引脚最大数据速率为6400Mbps,为1.比LPDDR4快5倍. 最大数据速率4266Mbps,同时提高能效(pJ/bit). LPDDR5中引入了许多降低功耗的特性. 请参阅下面的技术说明.
TN-62-02: LPDDR5接口: LPDDR5接口描述,与LPDDR4X的区别
Rev. A – 4/19
TN-62-03: LPDDR5培训: LPDDR5 SDRAM培训概览
Rev. A – 5/19
n -62-04: LPDDR5时钟: LPDDR5时钟的描述,包括与LPDDR4的简要比较.
Rev. A – 5/19
n -62-06: LPDDR5架构: LPDDR5架构的总体概述
Rev. A – 7/19
TN-62-07: LPDDR5 ZQ校准: LPDDR5 ZQ校准概述
Rev. A – 12/19
[cn . 62 . 08] [au::我不知道
Rev. A – 7/19
骰子没有区别. 我们选择添加“移动”, “汽车”和“嵌入式”前缀到我们的LPDRAM沙巴体育结算平台线,以配合每个细分市场. Mobile指的是智能手机和平板电脑等便携式设备. Automotive是指与机动车辆有关的装置. 嵌入式是为专用计算机系统设计的一种或两种特定功能的设备, 不像通用计算机. 在嵌入式应用中, 该设备作为一个完整的设备系统的一部分嵌入, for example, 变成数字电视, a camera, 还有一个机顶盒, etc. 每个细分市场都有不同的沙巴体育结算平台要求,例如在零件号中注明的操作温度. 请参考每个数据表了解实际工作温度范围.
操作温度
空白=商业温度
工业温度
汽车温度
无线温度
XT =宽温度
超温度
ET =极端温度
It depends. 密度在LPDRAM和标准SDR/DDR之间的价格比较中起着重要作用. Also, 因为LPDRAM在x16的标准配置中提供, x32 and x64, 如果您的应用程序目前使用两个x16组件来支持x32总线,那么您可能能够降低总体BOM成本. 您可以使用一个x32 LPDRAM,而不是两个x16标准DRAM. 有关费用信息,请与当地代表联系.
LPDDR3优化了电池寿命和便携性. DDR3L- rs是DDR3L芯片的低IDD6版本,提供了价格与性能的平衡, 以及改进的待机功率.
Yes. LPDRAM部件可以以等于或低于其额定速度等级的任何速度运行.
优化的沙巴体育结算平台,其中功耗是一个问题, 我们的低功耗LPDRAM器件结合了领先的技术和封装选项,以满足空间要求并延长电池寿命. LPDRAM具有DDR/SDR接口.
我们对这个快速增长的市场感到兴奋. 我们计划在未来的许多年里制造LPDRAM,并计划继续缩小我们的设计以实现更高的密度.
我们提供全面的LPDRAM沙巴体育结算平台组合, 具有广泛的密度和封装选项(包括jedec标准的FBGA), xMCP, 和package-on-package). 凭借美光丰富的LPDRAM经验, 我们的全球技术支持团队可以为您提供所需的专业知识和帮助,使您的设计更快地推向市场.
NVDIMM是一种结合NAND闪存的非易失性持久存储解决方案, DRAM和一个可选电源组成一个单一的存储器子系统. 美光的NVDIMM能够提供DRAM的性能水平,同时具有NAND的持久可靠性, 确保存储在内存中的数据不受断电的影响.
nvdimm位于服务器的DRAM内存槽位,以DRAM的速度执行工作负载. 在电源故障或系统崩溃的情况下, 板载控制器将存储在DRAM中的数据安全地传输到板载非易失性存储器, 从而保留了否则可能丢失的数据. 当系统恢复稳定时, 控制器将数据从NAND传输回DRAM, 允许应用程序有效地从中断的地方恢复.
持久内存是内存/存储层次结构的新成员,它通过提供非易失性来实现数据管理的更大灵活性, 更靠近处理器的低延迟内存. Essentially, 持久性内存通过消除标准存储技术施加在应用程序上的限制I/O瓶颈来加速应用程序性能. 通过在DRAM总线上放置非易失性存储器, 这种架构使客户能够显著优化数据移动,以便更快地访问存储在DRAM中的变量.
拥有持久的记忆, 在访问必须保留的关键数据时,系统架构师不再被迫牺牲延迟和带宽. 关键数据可以存储在靠近处理器的地方,大大缩短了访问时间. 持久内存提供了独特的延迟平衡, bandwidth, 容量和成本, 为关键数据提供类似dram的超高速访问,使系统设计人员能够更好地管理总体成本.
任何性能取决于存储在非易失性介质(HDD或SSD)中的变量的应用程序都可以从nvdimm中受益(大多数应用程序都可以加速)。. 持久变量包括元数据日志, 检查点状态, 主机写缓存, 写缓冲区, 日记账和一般日志. 可以通过在NVDIMM中放置这些变量来加速的应用程序包括2节点, 使用RAID卡的高可用性存储, SSD mapping, ssd的RAMDisk和写缓存.
美光将提供三款DDR4 NVDIMM沙巴体育结算平台:
遗留固件是指由AgigA Tech确定的固件功能和控制器寄存器位置, Inc.,用于初始DDR4 NVDIMM设计. JEDEC现在已经标准化了NVDIMM固件的功能, 寄存器位置和api,以便一个供应商的NVDIMM可以与任何其他供应商的NVDIMM兼容. 所有新的美光NVDIMM解决方案都将利用JEDEC固件接口.
如今,许多主板、服务器和存储设备都支持nvdimm. 2016年将有更多的此类沙巴体育结算平台上市. 请与您的供应商联系以获取更多细节.
nvdimm支持块模式或直接访问驱动程序. 与块模式驱动程序一起使用的nvdimm与操作系统和应用程序兼容,几乎不需要对软件进行修改. 通过利用带有直接映射驱动程序的NVDIMM,可以获得额外的性能, 但操作系统和应用软件可能需要一些修改. 美光目前正在与主要的oem和软件公司合作,以整合NVDIMM硬件, 驱动程序和软件支持纳入其主流沙巴体育结算平台.
嵌入式多媒体卡(e.MMC是JEDEC定义的基于NAND闪存的存储解决方案,采用小型BGA封装. JEDEC定义了硬件和软件, 支持轻松的客户设计和多源能力.
e.MMC是一个完全管理的解决方案(所有媒体管理和ECC都在内部处理), 使NAND技术的转变对主机不可见,并为客户提供缩短沙巴体育结算平台上市时间的能力,并使沙巴体育结算平台的维护时间更长,更容易.
我们的嵌入式市场.MMC沙巴体育结算平台分为两大家族:汽车和广阔市场. This is due to the unique requirements that are required in the automotive market; thus, 还有一条独立的沙巴体育结算平台线,由美光的汽车团队提供支持. 广大市场涵盖所有其他细分市场,如消费者, gaming, server, networking, industrial, medical, military, etc. 广大市场.MMC包括两个子家族:具有商业温度等级的WT和具有扩展温度范围的IT.
您可以通过网站订购样品 微米样品中心.
是的,JEDEC规范必须与数据表一起阅读. Micron e.MMC complies with the JEDEC standard; hence, 美光的数据表提供的信息仅针对美光的电子沙巴体育结算平台.MMC devices.
是的,IBIS型号可用于WT和IT沙巴体育结算平台(JEDEC 153-/169球和100球)
美光为工业客户提供广泛的解决方案, 如五密度和jedec标准BGA 153-/169球和定制100球包装. 所有这些沙巴体育结算平台将在-40°至85°C的扩展温度范围内工作.
美光的100球e.MMC BGA包的特点是1.0毫米球距,简化电路板布线(节省PCB成本),提高板级可靠性(温度循环). 该解决方案对汽车、工业和网络细分市场特别有吸引力. 有关其他好处,请参见下表.
100球的特点.MMC |
Benefits |
Large 1.0毫米球距 |
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Large 0.45mm公称球径 |
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球数低(与153球相比).MMC JEDEC-standard) |
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100球图案包含12个机械支撑球(每个角3个) |
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柔性球体设计 |
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美光(Micron)已经完成了EOL.MMC 4.4 offering. 请参考您的AE以获得支持. 专门的技术说明”TN-FC-08:从Micron v迁移. 4.4 e.MMC to 4.41 e.MMC,可供查阅.
Yes, e.MMC提供了两个引导分区,以提供对引导代码的快速访问,从而改进系统引导时间. 从引导分区引导可以在50ms内提供对存储数据的访问, 而从用户区启动可能需要数百毫秒. However, 为了利用引导分区, 芯片组必须能够支持从引导分区引导. 请与您的芯片组供应商联系,以了解是否从e启动.支持MMC引导分区.
Yes, ESG e.MMC设备支持静态数据保护. 设备以COMBO的形式从美光工厂发货,配置经过优化以获得最佳写入性能. 客户可以重新配置设备,以便在写操作过程中断电时保护静态(先前写入的)数据.
可以将部分或全部MLC用户空间配置为伪slc. 与MLC NAND相比,该分区具有更好的可靠性、耐用性和性能.
The e.MMC规范允许客户将用户数据区配置为最多四个独立的分区,每个分区都可以配置为MLC(默认)或增强模式(pSLC)。. 增强模式提供了更好的可靠性,以换取两倍于MLC的空间.
有关更多信息,请参阅“TN-FC-40:嵌入式.MMC配置"
e.MMC驱动程序通常在市场上可用,因为它是一个行业标准沙巴体育结算平台.
嵌入式通用串行总线(eUSB)是一种基于NAND闪存的存储解决方案,符合USB行业标准. USB是一种广泛采用的接口,可以跨多个平台和操作系统使用, 提供低成本, 有效的数据传输解决方案,为当前的应用程序和超越.
eUSB是一个完全管理的解决方案,利用NAND存储器和, 通过板载控制器, 内部处理所有媒体管理和ECC控制. eUSB为客户提供了一个完整的存储解决方案,可以轻松集成到他们的系统和设备中, in turn, 缩短了上市时间.
使用本机SLC NAND存储器, 结合了丰富的管理功能,如全局磨损均衡和动态数据刷新, eUSB提供了性能和可靠性的卓越组合.
eUSB设备有一个10针(2x5) USB母连接器,与大多数主板上的工业标准10针连接器兼容. PCB上还提供了一个安装孔(直接连接到内部接地),以确保与系统板的稳定连接. PC板上的额外孔, 在制造过程中用于去镶板, 如果需要,也可以用作附加安装位置吗.
Yes. 美光的eUSB可以用作操作系统启动和主存储设备. However, 应用程序的BIOS必须支持启动模式特性, 对于大多数在过去五年中生产并支持USB 2的系统来说,这应该不是一个问题.0. 在主存储器或引导模式下, eUSB应该被识别为系统中的固定硬盘驱动器.
Yes. 请查看 part catalog 美光目前的eUSB沙巴体育结算平台.
我们最新一代的eU500, eUSB 3.沙巴体育结算平台确实提供了一种通过使用SMART命令提取相关寿命数据的方法. However, 前几代eUSB沙巴体育结算平台不支持收集生命周期数据的运行时方法.
Yes. 美光最新一代eU500 eUSB 3.1沙巴体育结算平台向后兼容USB 2.0 protocol. eU500系列也支持相同的外形因素, 电压和连接器沙巴体育结算平台与上一代e230相同. 请查看 part catalog 美光目前的eUSB沙巴体育结算平台.
平面NAND闪存已接近其实际规模极限, 存储器行业面临的挑战是什么. 行业创新需要最先进的NAND技术,以实现更高的密度和更低的每比特成本. 3D NAND允许闪存解决方案继续与摩尔定律保持一致, 大大提高了NAND闪存的密度,同时降低了其成本.
英特尔和美光公司开发的3D NAND技术在密度和成本上有了显著的改进, 这是第一个使用浮动栅单元的3D NAND. 这种3D NAND使闪存器件的容量比生产中的其他平面NAND芯片高三倍, 第一代NAND的设计是为了实现比平面NAND更好的成本效率. 还有各种特性可以改善延迟, 增加耐用性,使系统集成更容易.
我们集成了各种特性,以提供改进的性能和新功能, 包括新的编程算法和电源管理模式,有助于使系统集成更容易. See FortisFlash 以了解有关这些特性的更多信息.
新的3D NAND技术使用浮动栅单元和32层垂直堆叠闪存单元,以实现256Gb多级单元(MLC)和384Gb三级单元(TLC)芯片,可在标准封装中安装.
高速NAND可以以每秒200兆字节(MB/s)的速度读取数据,并可以以每秒100兆字节的速度写入数据. 这些速度是通过利用新的ONFI 2来实现的.0接口规范和具有更高时钟速度的四平面架构. 相比, 传统SLC NAND读取数据的速度限制在40mb /s,写入数据的速度限制在20mb /s以下. 为了最大限度地提高高速NAND的性能优势,用户必须使用新的ONFI 2.0同步接口标准.
图形DRAM是DDR SDRAM的一个类别,设计用于处理非常大的带宽需求. 不像标准DRAM, 图形DRAM通常焊接在与SoC相同的PCB上,并且每个内存组件始终支持32个dq. 除了显卡和游戏机, 图形DRAM正用于网络等高带宽应用, 汽车和高性能计算.
GDDR5提供更高的密度, 较低的外部电压和两倍以上的内存带宽相比,其前身, GDDR3. 与DDR3和GDDR3中的2X关系相比,GDDR5的数据速率与CK时钟之间的4X关系是唯一的.
不,由于封装大小的差异,GDDR5不是GDDR3的直接替代品. GDDR3有一个136球的BGA封装,GDDR5有一个170球的BGA封装.
图形DRAM是DDR SDRAM的一个类别,设计用于处理非常大的带宽需求. 不像标准DRAM, 图形DRAM通常焊接在与SoC相同的PCB上,并且每个内存组件始终支持32个dq. 除了显卡和游戏机, 图形DRAM正用于网络等高带宽应用, 汽车和高性能计算.
GDDR5X提供更高的密度和更低的外部电压(1.35V)与其前身GDDR5相比. GDDR5X的带宽是GDDR5的两倍(10-16 Gb/s),同时保留了传统的离散封装技术(FBGA)。.
是的,GDDR5X有两种操作模式:
是的,GDDR5X有IEEE 1149.1柔性边界扫描.
美光是业界首家支持GDDR5X量产的内存供应商.
是的,GDDR5X SGRAM标准于2012年12月首次发布. 2015为JESD232. 最新的JEDEC版本是JESD232A.
由于封装尺寸的差异,GDDR5X不是GDDR5的直接替代品. GDDR5有一个170球,0.8mm-pitch BGA封装,而GDDR5X有一个190-ball.65年mm-pitch包.
图形DRAM是DDR SDRAM的一个类别,设计用于处理非常大的带宽需求. 不像标准DRAM, 图形DRAM通常焊接在与SoC相同的PCB上,并且每个内存组件始终支持32个dq. 除了显卡和游戏机, 图形DRAM正用于网络等高带宽应用, 汽车和高性能计算.
GDDR6提供了比上一代图形内存更高的密度. 它的带宽是GDDR5的两倍,速度超过了GDDR5X. In addition, 它基于双通道架构, 这使得巨大的性能提高,同时仍然提供向后兼容GDDR5内存访问大小.
No
Yes
是的,GDDR6有IEEE 1149.1柔性边界扫描
美光正在利用其两年多来设计的基于gddr5x的高速信号技术, 大规模生产, microgddr6沙巴体育结算平台的测试和应用学习. 这使得美光在使用传统内存组件的高速信号方面保持领先地位.
是的,GDDR6 SGRAM标准于2017年7月首次发布,名为JESD250.
由于封装尺寸的差异,GDDR6不是GDDR5或GDDR5X的直接替代品. GDDR5有一个170球,0.8mm螺距的BGA封装,GDDR5X有190个球,0.65毫米螺距的BGA封装和GDDR6具有180球,0.75mm-pitch BGA封装.
美光不断审查沙巴体育结算平台路线图,以确保我们当前的沙巴体育结算平台组合满足当前和未来的市场需求. 自从早期引入HMC以来, 其他/替代高性能存储器已经进入市场, 推动HMC最初成功的批量项目正在走向成熟.
美光将继续为高性能应用开发和设计存储器. GDDR有路线图支持,并在这个领域继续增长. 美光还建立了HBM开发项目.
请与相应的销售团队或分销联系人合作,确保在最后一次购买日期之前将上次购买的数量传达给美光公司.
See above.
美光是网络领域存储器的领先供应商, 我们将继续关注和评估未来的机会.
混合存储立方体联盟(HMCC)是一个由行业领导者组成的工作组, 设计或启用HMC技术. HMCC的目标是定义行业可采用的HMC接口,并促进将HMC集成到支持开发人员的各种应用程序中, 制造商和推动者利用这种革命性的技术.
HMCC正在进行重大的探索性工作. 美光将继续为HMCC提供技术讨论和从客户互动中学习的支持/输入.
我们通过我们的关键品牌直接向消费者销售固态硬盘(和内存). 关键的固态硬盘提供同样的高质量, reliability, 和性能, 而是包装起来供消费者销售的. 你今天就可以买到 crucial.com/ssd.
我们所有的ACS硬件都带有一个安装文件. 只需打印出“入门”文件并按照说明操作即可. 包含的c++ API源文件包含一个PicoDrv,它代表一个FPGA.
你的接口就像其他使用PCIe的系统一样® add-in cards.
Our PicoFramework 提供对所有基本FPGA功能的访问,而不考虑模块的数量. 软件API包括一个名为PicoDrv的源文件, 它为系统中的每个FPGA模块创建一个PicoDrv对象, 使FPGA模块通信简单.
Our PicoFramework 提供对系统中所有基本FPGA功能的访问. 在为FPGA构建配置文件时, picframework软件将是顶级的, 您的模块将在框架内实例化. 为系统中的每个FPGA创建一个PicoDrv对象.
ACS模块的编程是通过PCIe完成的® bus. Our EX-700 and EX-750 背板包括一个Spartan-6 FPGA,用于利用API调用加载ACS FPGA模块. 我们还支持并提供通过PCIe进行DMA传输的示例.
Our EX-700 and EX-750 当使用美光的ACS FPGA模块时,技术上不需要背板. 我们的模块可以独立运行,并将位文件编程到配置flash中, 然后加载FPGA.
No. 只需将应用程序的“热点”移动到FPGA模块,然后从主应用程序执行函数调用,主应用程序仍然在传统的基于cpu的系统上.
为串行处理器编写的现有代码不应该重新编译以运行在高度并行的FPGA架构上,因为FPGA的许多并行优势将无法实现. In fact, fpga的时钟比cpu慢得多(一个显著的功耗优势), 所以串行代码会运行得更慢. 应该分析现有的代码,以辨别fpga的并行特性在哪里提供了最大的好处, 并且只有那部分代码应该重写,以利用fpga的并行特性. 这样,就能以最小的努力获得最大的收益.
The PicoFramework 不会限制您对FPGA设计工具的选择. 使用您当前用于FPGA开发的工具以及您最熟悉的工具.
Yes. 英特尔的OpenCL™和赛灵思的SDAccel都可以使用 PicoFramework. 使用您当前用于FPGA开发的工具以及您最熟悉的工具.
No. 开始你自己的项目, 只需找到最适合您的通信模型和ACS模块/板的样本, 然后复制到你的工作目录. 的所有源文件 PicoFramework; you will just need to add your own code.
我们目前同时支持Xilinx® 伊斯兰教和Altera® ModelSim (Mentor的模拟器)模拟器.
美光的混合内存立方体(HMC)控制器实现了混合内存立方体联盟的规范1.1. 该规范对应于第二代HMC.
HMC控制器支持Intel® (原阿尔特拉®) Stratix® V and Arria® 10 fpga和Xilinx® Kintex® UltraScale™和Virtex® UltraScale +™设备.
HMC控制器有一个带有5个128位端口的接口,或者一个带有一个128位端口的512位axis -4接口,用于主机访问.
Controller |
Links |
Clock Speed |
x8 |
15 Gb/s |
187.5 MHz |
x16 |
15 Gb/s |
375 MHz |
x8 |
12.5 Gb/s |
156.25 MHz |
x16 |
12.5 Gb/s |
312.5 MHz |
x8 |
10 Gb/s |
125 MHz |
x16 |
10 Gb/s |
250 MHz |
在往返事务中,RX和TX双方的HMC控制器的总组合延迟可以从100ns到700ns不等. 延迟的大小取决于控制器的配置方式和所使用的特性. For example, 如果使用多端口接口, 控制器根据HMC协议创建格式良好的数据包, 减少延迟. 512位AXI接口内置了读取数据重排序功能,因此读取的数据总是按照请求的顺序返回给用户, 导致一些数据包有更长的延迟.
链路重试特性也会增加控制器的延迟,使其达到~300ns. 该特性要求控制器在所有传入数据交付之前对其执行完整的循环冗余检查(CRC). 如果不执行此功能,控制器延迟将在~140ns至~100ns之间. 这里有几个原因,在交付之前关闭传入数据的CRC检查:
NOTE: 在罕见的重试事件中,300ns的延迟会增加一个长尾.
Xilinx和Altera的收发器在接收16个数据流时使用的齿轮箱略有不同, 把它们转换成640位, 用时钟速度来平衡. 越窄越好, 所以512位是一个理想的数字,因为它是一个二进制倍数, 但是在这种情况下, 控制器必须以450兆赫的频率处理, 哪个时钟运行速度太快. 另一方面,在不使时钟速率太快的情况下,650比特是尽可能窄的. 1024 bits, 哪个OpenSilicon运行了一段时间, 是不是太宽太慢了, 造成的问题比解决的问题还多. 此外,512位听起来很理想,但它不适用于数据包大小. For example, 最大的包, 128字节等于8个字节, 加上头部和尾部, 哪个是9次飞行, 哪个不能清晰地分成512位.
The HMC itself may reschedule; it has enough performance to multitask, 所以它可以让请求相互传递. 这意味着请求可能会无序地返回到控制器. 如果应用程序需要,Micron可以为控制器配置逻辑来重新排序数据, 考虑您对低延迟和顺序事务的需求.
控制器在Altera中使用大约32,000 alm / lut和3Mb内存® and Xilinx® FPGAs.
gps已在所有HMC模块上实现,包括在您购买的电路板中. 此外,还提供了一个利用512位AXI接口的AXI HMC内存测试样例应用程序.
HMC控制器是一个完全流水线的块,旨在最大限度地提高吞吐量. 而读和写操作都需要多个时钟周期才能完成, 控制器允许用户在HMC返回第一个响应之前发出几个读和/或写请求. 这种读写请求的流水线极大地提高了用户应用程序的内存吞吐量.
循环冗余校验(CRC)错误检测用于序列化/反序列化(SerDes)链路. CRC在TX报文上生成,在HMC控制器上对RX报文进行校验. 错误将触发对失败数据包的重试. HMC内存本身在内存阵列内部使用纠错码(ECC)进行错误检测和纠错.
你可以继续用同样的电话号码和办公地点联系你的联系人. 您的联系人应该向您提供他们新的美光电子邮件地址,以便继续使用.
有效的2月. 28, 2014, 尔必达改名为Micron Memory Japan,尔必达秋田改名为Micron Akita, Inc.
随着我们继续将尔必达整合到美光,一些销售办事处的位置将会改变. 详情请与您当地的销售代表联系.
您的销售代表随时可以回答您可能遇到的任何问题,并将与您密切合作,确保所有问题都得到最大程度的定义和解决.
Go to cekp.lgmobilereg.com/careers 申请工作.
继续和以前的销售和客户服务代表一起工作. 如果对这些联系人进行更改,您将立即收到通知.
尔必达沙巴体育结算平台相关信息已集成到www.elpida.lgmobilereg.com. 使用这些有用的提示来识别尔必达零件和导航我们的扩展零件目录:
订购部件号将更改为包括包装介质指示器(磁带) & 卷轴或托盘). 2013年12月发布了沙巴体育结算平台变更通知. 如果您有任何其他问题,请联系您的销售代表.
尔必达零件信息, 包括访问尔必达特定的零件目录和数据表, visit lgmobilereg.com/elpidaparts.
目前,尚无计划更改尔必达品牌沙巴体育结算平台的标识或零件标记. 如果有任何变化, 美光将努力将任何对客户的影响降到最低,并将利用适当的渠道将这些变化告知客户.
继续任何正在进行的资格认证, 除非您的客户支持团队另有通知. 如果您对支持或资格有疑问, 请依靠现有的美光或尔必达技术联系人获取信息.
美光对其分销网络进行了更改. 有关美光授权经销商的完整列表,请参阅 美光授权经销商名单. 美光授权经销商将同时销售美光和尔必达的沙巴体育结算平台. 如果您对订购沙巴体育结算平台有任何疑问或问题,请发送电子邮件至 distribution@lgmobilereg.com; and we will ensure that someone assists you. If over time, 美光决定进一步改变其分销网络, 我们将积极配合分销商和客户的供应链需求.
美光的条款和条件将适用于所有购买. 通常这些都包含在采购订单中. 对于美光存储器日本公司来说,它们通常包含在主购买协议中. However, 如果你已经和尔必达签订了协议, in general, 其中包含的条款和条件将继续适用,直到该等协议被修改或其期限结束.
美光的无铅组件, die, 硅片级沙巴体育结算平台不含中国RoHS限制的六种物质中的任何一种. 美光的模块在未获豁免和获豁免的欧盟RoHS应用中可能含有Pb(市场上没有可靠的无Pb替代品).
美光的沙巴体育结算平台并不直接销售给消费者. EPUP和其他标记和标签要求仅适用于直接在消费者市场上销售的沙巴体育结算平台. 欲了解更多信息,请联系您的销售/市场代表.
这些物质并不是美光在生产过程中有意添加的,但在用于生产成品的原材料中可能存在微量物质.